PIC16F1827-I/ML【PDF 40/109 页】IC PIC MCU FLASH 4K 28-QFN

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2570N–AVR–05/11

ATmega325/3250/645/6450

21.4.3

USICR – USI Control Register

The Control Register includes interrupt enable control, wire mode setting, Clock Select setting,

and clock strobe.

Bit 7 – USISIE: Start Condition Interrupt Enable

Setting this bit to one enables the Start Condition detector interrupt. If there is a pending inter-

rupt when the USISIE and the Global Interrupt Enable Flag is set to one, this will immediately be

executed. Refer to the USISIF bit description on page 193 for further details.

Bit 6 – USIOIE: Counter Overflow Interrupt Enable

Setting this bit to one enables the Counter Overflow interrupt. If there is a pending interrupt when

the USIOIE and the Global Interrupt Enable Flag is set to one, this will immediately be executed.

Refer to the USIOIF bit description on page 193 for further details.

Bit 5:4 – USIWM1:0: Wire Mode

These bits set the type of wire mode to be used. Basically only the function of the outputs are

affected by these bits. Data and clock inputs are not affected by the mode selected and will

always have the same function. The counter and Shift Register can therefore be clocked exter-

nally, and data input sampled, even when outputs are disabled. The relations between

USIWM1:0 and the USI operation is summarized in Table 21-1.

Bit

(0xB8)

USISIE

USIOIE

USIWM1

USIWM0

USICS1

USICS0

USICLK

USITC

USICR

Read/Write

R/W

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